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查询Tags标签： negedge，共有 2条记录

hnu 模型机时序部件的实现

前五个Verilog代码实现（不一定对，欢迎指正） 1. SM module SM (input clk,sm_en,output reg sm ); always @(negedge clk or negedge sm_en) beginif(sm==1bz)begin sm=1b0;endif(~sm_en)beginsm<=1bz;endelse beginsm<=~sm;end end endmodule2、指令寄…

2021/12/14 23:20:22 人评论次浏览
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前五个Verilog代码实现（不一定对，欢迎指正） 1. SM module SM (input clk,sm_en,output reg sm ); always @(negedge clk or negedge sm_en) beginif(sm==1bz)begin sm=1b0;endif(~sm_en)beginsm<=1bz;endelse beginsm<=~sm;end end endmodule2、指令寄…

2021/12/14 23:20:22 人评论次浏览