搜索结果
查询Tags标签： FPGA，共有 119条记录-
基于FPGA的有限状态机浅析
前言：状态机大法好，状态机几乎可以实现一切时序逻辑电路。 有限状态机（Finite State Machine， FSM），根据状态机的输出是否与输入有关，可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关和Mealy型状态机不仅与现态有关，也与输入有关，所以会受…
2024/3/30 1:02:54 人评论 次浏览 -
12-分频器 -偶分频
1.分频器 计数器是对于时钟信号进行计数,板载晶振的时钟频率是固定的,有时候需要进行分频和倍频才能满足需要 开发板上只有一种晶振,只有一种频率的时钟,想要通过对与固定时钟进行分频或者是倍频的方式得到各个模块所需的时钟频率,得到比固定时钟快的时钟通过倍频,得到比固…
2023/5/26 1:22:07 人评论 次浏览 -
09-寄存器
1.寄存器 组合逻辑存在一个最大的缺点就是存在竞争与冒险,系统会产生不定态;使用时序逻辑电路就会极大的改善这种情况 寄存器具有存储功能,一般是由D触发器构成,由时钟脉冲控制,每个D触发器能够存储一位二进制码 D触发器工作原理:在一个脉冲信号(一般为晶振产生的时钟脉冲…
2023/5/25 1:22:15 人评论 次浏览 -
07-层次化设计 -- 全加器
1.层次化设计 数字电路中根据模块层次不同有两种基本的结构设计方法:自底向上的设计方法和自顶向下的设计方法 1.1 自底向上的设计方法(Bottom-Up) 自底向上的设计是一种传统的设计方法,对设计进行逐次划分的过程是从存在的基本单元出发的(基本单元是已有的或者是购买的),…
2023/5/23 1:22:10 人评论 次浏览 -
02-初识Verilog
1.开发环境搭建 需要使用的软件:QuartusII ModelSim Visio Notepad++2.初识Verilog 2.1 Verilog HDL简介Verilog HDL是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图\逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能 Veri…
2023/5/21 1:22:23 人评论 次浏览 -
BGA封装创建
以Altera FPGA EP4CE10F17C8为例。 1，打开PCB EDITOR设计软件 选择File->New,注意选择Package symbol(wizard)创建BGA封装，命名名字按自身需要命名。2，选择BGA封装，如下所示：3，在下一步换设计模版选项选择默认即可，在点击一下Load template之后进行下一步：4，在…
2022/8/7 23:22:53 人评论 次浏览 -
基于xilinx的FPGA在线升级程序，仅7系列以上支持
基于xilinx的FPGA在线升级程序，仅7系列以上支持 YID:71500669728729663ultraTech实验室
2022/7/15 14:51:31 人评论 次浏览 -
开发板FPGA电机控制源码(verilog+nios2架构)FPGA电机控制源码, 方案为单FPGA方案才用底层verilog
开发板FPGA电机控制源码(verilog+nios2架构)FPGA电机控制源码, 方案为单FPGA方案才用底层verilog + 应用层nios2的软件架构，很具有学习价值。 包括编码器模块算法， 坐标变换算法， 矢量调制算法等等。 注：此代码不适合新手小白。 YID:1611669469428085西南害羞的贝母
2022/7/15 14:50:56 人评论 次浏览 -
fpga中的存储器
fpga中的存储器三种：RAM,ROM,FIFO。 RAM和ROM已经比较熟悉了，记录一下FIFO。 FIFO:first in first out ,顺序存取，先入先出。是一种数据缓存器，用来作不同接口的缓冲地，其应用场景有：① 不同时钟域：数据产生速率 与 数据使用速率 不相等，这个时候用FIFO来缓冲 ，数…
2022/7/12 23:22:11 人评论 次浏览 -
06使用京微齐力Fuxi在线调试程序
软件版本：Fuxi2022.1 操作系统：WIN10 64bit 硬件平台：适用京微齐力FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 前面实验中我们完成了基于Fuxi软件工程的创建、FPGA代码的创建、程序的下载，并且实现了modelsim的联合仿真。本节课实…
2022/7/4 14:22:56 人评论 次浏览 -
【FPGA学习笔记】VL26 含有无关项的序列检测
描述请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。 程序的接口信号图如下： 程序的功能时序图如下：请使用Verilog HDL实现以上功能，并编写testbe…
2022/7/3 23:20:37 人评论 次浏览 -
【FPGA学习笔记】VL29 信号发生器
题目描述： 请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。模块的接口信号图如下模块的时序图如下： 请使用Verilog HDL实现以上功能，并编…
2022/7/3 23:20:26 人评论 次浏览 -
【FPGA学习笔记】VL28 输入序列不连续的序列检测
题目描述： 请编写一个序列检测模块，输入信号端口为data，表示数据有效的指示信号端口为data_valid。当data_valid信号为高时，表示此刻的输入信号data有效，参与序列检测；当data_valid为低时，data无效，抛弃该时刻的输入。当输入序列的有效信号满足0110时，拉高序列匹…
2022/7/3 23:20:09 人评论 次浏览 -
FPGA 优化指令
通常情况下case语句和if语句一样会综合出代有优先权解码的硬件电路，从上大侠选项优先级逐渐降低。但如果设计者知道case语句中的所有项是互斥的，这时候就使用”parallel_case"综合指令。 具体用法在case关键字行的注释中插入”synthesis full_case“ always @（key…
2022/6/11 23:54:07 人评论 次浏览 -
FPGA的PLL配置电路
PLL配置电路负责FPGA全局时钟的倍频或者分频，十分重要。FPGA的频率能运行多高，很大程度上取决于电源的纹波系数，以及PLL的电路设计（在器件特性范围内）。手册中要求VCCA必须有磁珠+电容滤波，纯净的电压才能保证PLL的性能。 在PCB设计中，器件必须按照原理图顺序从大到…
2022/4/13 23:20:25 人评论 次浏览
