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查询Tags标签: WidthD0,共有 1条记录
  • 整数除法verilog代码支持pipeline

    在sgbm算法中用到,算是经过考验过的, 可以到我的github页面下载modelsim仿真工程 http://github.com/tishi43/divmodule div_by_shift_sum #( parameter WidthD0=64, parameter WidthD1=32, parameter WidthQ=WidthD0+WidthD1)( input wire …

    2021/6/30 23:56:43 人评论 次浏览
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