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查询Tags标签： endmodule，共有 4条记录-
Verilog 练习 反相器
代码如下 //2021-11-1 //反相器 `timescale 1ns/10ps module inv(A,Y); output Y; input A;assign Y=~A;endmodule//----testbench of inv------ module inv_tb; reg aa; wire yy; inv inv(.A(aa),.Y(yy));initial beginaa=0;#10 aa=1;#10 aa=0;#10 aa=1;#10 $stop; end …
2021/11/1 23:10:52 人评论 次浏览 -
Verilog 练习 反相器
代码如下 //2021-11-1 //反相器 `timescale 1ns/10ps module inv(A,Y); output Y; input A;assign Y=~A;endmodule//----testbench of inv------ module inv_tb; reg aa; wire yy; inv inv(.A(aa),.Y(yy));initial beginaa=0;#10 aa=1;#10 aa=0;#10 aa=1;#10 $stop; end …
2021/11/1 23:10:52 人评论 次浏览 -
HDLBits 系列（1）
目录 本篇文章主要包含以下问题的解析，这部分是最基本的，不作解读。 1.Getting Started 1.1 Step one 赋值输出1 1.2 Zero 赋值输出0 2.Verilog Language ——Problems that focus on introducing Verilog language syntax and features. 2.1 Basics 1.Create a…
2021/9/8 6:08:09 人评论 次浏览 -
HDLBits 系列（1）
目录 本篇文章主要包含以下问题的解析，这部分是最基本的，不作解读。 1.Getting Started 1.1 Step one 赋值输出1 1.2 Zero 赋值输出0 2.Verilog Language ——Problems that focus on introducing Verilog language syntax and features. 2.1 Basics 1.Create a…
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